各类DDR2内存条的技术参数
标准名称 I/O 总线时钟频率 周期 存储器时钟频率 数据速率 传输方式 模块名称 极限传输率 位宽
DDR2-400 100 MHz 10ns 200 MHz 400 MT/s 并行传输 PC2-3200 3200MB/s 64位
DDR2-533 133 MHz 7.5 ns 266 MHz 533 MT/s 并行传输 PC2-4200
PC2-4300 4266 MB/s 64 位
DDR2-667 166 MHz 6 ns 333 MHz 667 MT/s 并行传输 PC2-5300
PC2-5400 5333 MB/s 64 位
DDR2-800 200 MHz 5 ns 400 MHz 800 MT/s 并行传输 PC2-6400 6400 MB/s 64 位
DDR2-1066 266 MHz 3.75 ns 533 MHz 1066 MT/s 并行传输 PC2-8500
PC2-8600 8533 MB/s 64 位
现时有售的DDR2-SDRAM已能达到DDR2-1200，但必须在高电压下运作，以维持其稳定性。
四、DDR3内存条
第三代双倍资料率同步动态随机存取内存（Double-Data-Rate Three Synchronous Dynamic Random Access Memory，一般称为 DDR3 SDRAM），是一种电脑内存规格。它属于SDRAM家族的内存产品，提供了相较于DDR2 SDRAM更高的运行效能与更低的电压，是DDR2 SDRAM（四倍资料率同步动态随机存取内存）的后继者（增加至八倍），也是现时流行的内存产品。
DDR3相比起DDR2有更低的工作电压， 从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit预读升级为8bit预读。DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。在Computex大展我们看到多个内存厂商展出1333Mhz的DDR3模组。
A-DATA出品的DDR3内存条（DDR SDRAM）
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各类DDR2内存条的技术参数
标准名称 I/O 总线时脉 周期 内存时脉 数据速率 传输方式 模组名称 极限传输率 位元宽
DDR3-800 400 MHz 10 ns 400 MHz 800 MT/s 并列传输 PC3-6400 6.4 GiB/s 64 位元
DDR3-1066 533 MHz 712 ns 533 MHz 1066 MT/s 并列传输 PC3-8500 8.5 GiB/s 64 位元
DDR3-1333 667 MHz 6 ns 667 MHz 1333 MT/s 并列传输 PC3-10 600 10.6 GiB/s 64 位元
DDR3-1600 667 MHz 5 ns 800 MHz 1600 MT/s 并列传输 PC3-12800 12.8 GiB/s 64 位元
DDR3-1866 800 MHz 42/7 933 MHz 1800 MT/s 并列传输 PC3-14900 14.4 GiB/s 64 位元
DDR3-2133 1066 MHz 33/4 1066 MHz 2133 MT/s 并列传输 PC3-17000 64 位元
DDR2和DDR3的区别
逻辑Bank数量，DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2GB容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
封装（Packages），DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。
突发长度（BL，Burst Length），由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可透过A12位址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
寻址时序（Timing），就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提升。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数──写入延迟（CWD），这一参数将根据具体的工作频率而定。
新增功能──重置（Reset），重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程式装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。
新增功能──ZQ校准，ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚透过一个命令集，经由片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与终结电阻器（ODT，On-Die Termination）的终结电阻值。当系统发出这一指令之后，将用相对应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
